专栏底层软件时序怎么看，是否满足，不满足如何加长

时序怎么看，是否满足，不满足如何加长

已解决
五岁月下练剑2022-12-21
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9

您好，

请问这个时序怎么看，是否满足，不满足如何加长？

底层软件
征程3
+1
评论4
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  • 费小财
    Lv.5

    您好，

    这部分的验证包括需要的数据，可能都需要硬件的同学协助处理分析获取

    2023-01-15
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    • 五岁月下练剑回复费小财:

      好的，谢谢

      2023-01-17
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    • 费小财回复五岁月下练剑:

      嗯嗯，不客气得，有问题随便沟通

      2023-01-17
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  • 新手村
    Lv.4

    您好：

    社区内支持的基本上是软件同学，所以关于硬件时序的问题最好找硬件同学支持，请知悉；

    谢谢

    2023-01-15
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    • 五岁月下练剑回复新手村:

      好的，谢谢

      2023-01-17
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    • 新手村回复五岁月下练剑:

      嗯，不客气

      2023-01-17
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  • 疯狂星期6
    Lv.1

    您好：

    1. 时序情况可请硬件同学帮忙看下。下图是比较合适的一个RGMII时序图，clk和data之间应有一个时间上的差值（延时）。

    2. 因MAC无法进行延时，故可以在phy端设置延时（可增加电阻或设置phy的寄存器，具体需要根据phy的情况进行操作），也可增加线路延迟。这块硬件同学也应该清楚的。

    2022-12-22
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    • 五岁月下练剑回复疯狂星期6:

      好的，谢谢

      2022-12-22
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  • Daitao
    Lv.1

    您好：

    这部分主要是是看一下CLK 和 Data信号的上升沿是不是在同一时刻还是存在时间差。

    J3自己输出的TX是不支持clk和Data的 delay，所以需要对手端芯片内部处理这个delay。

    一般PHY Switch都是支持这个功能，可以通过寄存器配置实现内部delay。

    谢谢

    2022-12-22
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