专栏底层软件J3的DDR的硬件设计，线序可否调整？

J3的DDR的硬件设计，线序可否调整？

已解决
五岁月下练剑2022-12-02
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DDR设计中，如果选用了一个非J3 DVB的板载DDR，比如镁光的MT53D512M32D2DS-046

那么连线是否可以支持DQA/B组内的信号线不按照J3 DVB的连接方式连接？比如连接如下：

另，DQSA和DQSB的连接，比如J3的DQSA[0]组是否可以连接到DDR的DQSA[1]组pin脚？

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征程3
评论2
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  • xqlai
    Lv.1

    您好，

    Q：那么连线是否可以支持DQA/B组内的信号线不按照J3 DVB的连接方式连接？

    A：原则上可以的，但线序的改变主要有两个影响：1，影响板子PISI，进而影响DDR稳定性；2，硬件DQ线序改变之后PHY的线序配置参数也得修改，否则training会失败

    Q：DQSA和DQSB的连接，比如J3的DQSA[0]组是否可以连接到DDR的DQSA[1]组pin脚？

    A：不能

    另外，建议DDR的硬件参考设计严格遵守芯片厂商的设计，可以减少很多适配工作和稳定性问题

    2022-12-02
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    • 五岁月下练剑回复xqlai:

      好的，谢谢

      2022-12-05
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    • xqlai回复五岁月下练剑:

      补充：您好，关于问题“DQSA和DQSB的连接，比如J3的DQSA[0]组是否可以连接到DDR的DQSA[1]组pin脚？”这里做个补充纠正，只要满足whole byte group交换原则就可以。但是更改连接方式还是要评估对PISI的影响哦

      2022-12-09
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  • Daitao
    Lv.1

    您好：

    J3 DDR信号 组间DQ数据可以调整，DQ0-7 可以与 DQ8-15 进行整组的调换。

    Channel A与Channel B直接不可以调换。

    具体可以参考J3 Hardware Design Guide 1.2.6章节

    谢谢

    2022-12-02
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    • 五岁月下练剑回复Daitao:

      好的，谢谢

      2022-12-05
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